Volume 43, Issue 1

Equivalence checking ist in der Industrie die zur Zeit am meisten eingesetzte formale Verifikationstechnik. Während viele konventionelle Verfahren der formalen Verifikation auf binären Entscheidungsdiagrammen und einer geeigneten funktionalen Repräsentation der Schaltung beruhen, kommen im Bereich des Equivalence Checkings vorwiegend sogenannte strukturelle Verfahren zum Einsatz. In diesem Artikel werden die grundlegenden Konzepte dieser Verfahren vorgestellt und gezeigt, wie strukturelle Eigenschaften einer Schaltung ausgenutzt werden können, um den Rechenaufwand bei der Lösung formaler Verifikationsprobleme drastisch zu reduzieren.

In recent years, Formal Verification has become an increasingly popular method to verify the functional equivalence of different design views. Just recently, designers also start to speak about Model Checking, a methodology that allows to analyze functional properties of a design. In the past both, equivalence checking and property checking, have been carried out with functional simulation; with today′s designs of several 100K or even Mio. gates this is not feasible anymore. The main reasons are the unsatisfactory runtime and the low coverage of this approach. In this paper, I will report experiences with Formal Equivalence Verification in an industrial design environment.

Der Eigenschaftsprüfer gateprop wird vorgestellt, der aktuelle Höhepunkt der mehr als 10-jährigen Entwicklung formaler Verifikationswerkzeuge in der Zentralabteilung Technik der Siemens AG. Er beweist Eigenschaften über die Funktionalität von Modulen von 30 K 100 K Gattern und benötigt dafür meistens nur wenige Minuten. Anhand der erfolgreichen Anwendung während der Entwicklung von Telekommunikationsbausteinen und Prozessorperipherals wird der Ansatz erläutert, formale Verifikation zu einem von Designern beherrschbaren Handwerk zu machen und damit das enorme Potential für gründliche und schnelle Qualitätssicherung im Hardwareentwurf allgemein zur Verfügung zu stellen.

Dieser Artikel gibt einen Überblick über die Statemate-Verifikationsumgebung und ihre Anwendung zur Verifikation von eingebetteten Steuerungssystemen. Ein Schwerpunkt liegt auf der Präsentation von neu eingeführten Analysetechniken sowie der Integration von Live Sequence Charts, einer Erweiterung von Message Sequence Charts.

Die Komplexität der in der Automobilindustrie eingesetzten Steuergerätesoftware nimmt stark zu. Es ist notwendig, den Entwicklungsprozess dieser Tatsache anzupassen. Ein Weg ist der Einsatz von CASE-Werkzeugen (z.B. Statemate von der Firma i-Logix) zur Erstellung von Spezifikationen für die Steuergerätesoftware. Um die Korrektheit dieser Spezifikationen nachzuweisen, ist eine von OFFIS entwickelte Verifikationsumgebung erhältlich. Die Erfahrungen mit dieser Verifikationsumgebung werden in diesem Beitrag dargestellt.

Durch den Einzug von elektronischen Systemen in alle Bereiche unseres täglichen Lebens, unter anderem auch in sicherheitsrelevante Gebiete wie der Medizintechnik und der Verkehrsleittechnik, lastet immer mehr Verantwortung auf dem korrekten Entwurf dieser Komponenten. Da diese Systeme auch zunehmend in zeitkritischen Umgebungen eingesetzt werden, ist die Verifikation des zeitlichen Verhaltens immens wichtig. In diesem Artikel stellen wir einen Ansatz zur formalen Verifikation von Echtzeitsystemen vor, der es erlaubt, Systeme und Zeiteigenschaften komfortabel zu spezifizieren und der darüber hinaus effiziente Algorithmen zum automatischen Verifizieren bietet.