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Formale Analyse und Verifikation von Statemate-Entwürfen (Formal Analysis and Verification of Statemate Designs)
-
Tom Bienmüller
Published/Copyright:
September 25, 2009
Dieser Artikel gibt einen Überblick über die Statemate-Verifikationsumgebung und ihre Anwendung zur Verifikation von eingebetteten Steuerungssystemen. Ein Schwerpunkt liegt auf der Präsentation von neu eingeführten Analysetechniken sowie der Integration von Live Sequence Charts, einer Erweiterung von Message Sequence Charts.
This article introduces the Statemate verification environment and demonstrates its applicability for the verification of embedded control units. We focus on newly added analysis techniques and the integration of Live Sequence Charts, an extension of Message Sequence Charts.
Online erschienen: 2009-9-25
Erschienen im Druck: 2001-1-1
© 2015 Oldenbourg Wissenschaftsverlag GmbH, Rosenheimer Str. 145, 81671 München
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- Formale Verifikationsverfahren (Formal Verification)
- Äquivalenzvergleich mit strukturellen Methoden (Equivalence Checking using Structural Methods)
- Industrial Experience with Formal Verification (Industrielle Erfahrungen mit Formaler Verifikation)
- Formale Verifikation für Nicht-Formalisten (Formal Verification for Non-Formalists)
- Formale Analyse und Verifikation von Statemate-Entwürfen (Formal Analysis and Verification of Statemate Designs)
- Formale Verifikation von Spezifikations-Modellen (Formal Verification of Specification Models)
- Formale Verifikation diskreter Echtzeitsysteme (Formal Verification of Discrete Real-Time Systems)
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