Volume 52, Issue 4 -

The presented aging analysis flow is able to calculate the degraded circuit timing on gate level. It is the first approach considering the impact of the two dominant drift-related aging effects — NBTI and HCI. Our proposed aging-aware gate model, AgeGate, is very accurate. It provides the degraded output slope in addition to the degraded gate delay, and it calculates individual parameter degradations for all transistors of a logic gate. Zusammenfassung Die vorgestellte Analysemethode ist in der Lage die Degradation der Schaltungseigenschaften durch Alterung auf Gatterebene zu bestimmen. Es ist der erste Ansatz, der sowohl NBTI als auch HCI berücksichtigt — die beiden dominanten Alterungseffekte. Das vorgeschlagene Alterungsgattermodell, AgeGate, ist sehr genau, da es, zusätzlich zur degradierten Gatterlaufzeit, auch eine gealterte Ausgangsflankensteilheit liefert. Ausserdem berechnet es individuelle Parameterdriften für alle Transistoren eines Logikgatters.

In the age of Nanoscale Integration (NSI), state-of-the-art integrated circuits with gate length under 100 nm consist of hundreds of millions of transistors. This implies new challenges for their reliability. Novel NSI defect mechanisms require special test methods to sort out faulty chips. We present modeling approaches and efficient test algorithms for fundamental NSI defect mechanisms enabling the handling of industrial multi-million-gate circuits. Zusammenfassung Im Zeitalter der Nanoscale Integration (NSI) ist die Massenfertigung von integrierten Schaltungen (ICs) mit einer Strukturgröße unter 100 nm und hunderten Millionen von Transistoren möglich. Dies geht mit neuen Herausforderungen im Bereich der Zuverlässigkeit einher. Neuartige NSI-Defektmechanismen erfordern spezielle Testmethoden, um fehlerhafte ICs zu identifizieren. Wir stellen Modellierungsansätze und effiziente Testverfahren für grundlegende NSI-Defektmechanismen vor, die eine Anwendung auf industrielle Schaltungen mit mehreren Millionen Gattern möglich machen.

The behavior of matter in extreme physical conditions is in focus of many high-energy-physics experiments. For this purpose, high energy charged particles (ions) are collided with each other and energy- or baryon densities are created similar to those at the beginning of the universe or to those which can be found in the center of neutron stars. In both cases a plasma of quarks and gluons (QGP) is present, which decomposes to hadrons within a short period of time. At this process, particles are formed, which allow statements about the beginning of the universe when captured by large detectors, but which also lead to the massive occurrence of hardware failures within the detector´s electronic devices. This article is about methods to mitigate radiation susceptibility for Field Programmable Gate Arrays (FPGA), enabling them to be used within particle detector systems to directly gain valid data in the readout chain or to be used as Detector-Control-System (DCS). Zusammenfassung Viele Experimente der Hochenergiephysik haben Untersuchungen des Verhaltens von Materie unter extremen physikalischen Bedingungen zum Inhalt. Zu diesem Zweck werden geladene Teilchen (Ionen) mit hoher Energie zur Kollision gebracht und dabei Energie- oder Baryonendichten erzeugt, die den Bedingungen im frühen Universum kurz nach dem Urknall bzw. die dem Zentrum von Neutronensternen entsprechen; vgl. Compressed Baryonic Matter (CBM) Experiment. In beiden Fällen entsteht ein Plasma aus Quarks und Gluonen (QGP), das innerhalb sehr kurzer Zeit wieder in Hadronen zerfällt. Die dabei freiwerdenden Partikel erlauben es, sofern in Detektoren erfasst, wichtige Aussagen über den Ursprung des Universums und die Struktur der starken Wechselwirkung zu treffen. Sie verursachen andererseits jedoch auch massiv Fehler in der für ihre Erfassung notwendigen Elektronik. In diesem Artikel werden Verfahren beschrieben, wie Feldprogrammierbare Schaltungen (FPGA) toleranter gegen Fehler dieser Art gemacht werden können, sodass sie auch innerhalb von Detektoren zur Auslese von Daten oder als Detektor-Kontroll-System (DCS) Verwendung finden können.

Network-on-Chip topologies provide inherent redundancy of communication paths between sources and sinks. By disabling faulty parts and choosing alternative routes, this redundancy can be exploited for preventing packets from being corrupted. In this article we present a formalized and generalized description of adaptive routing algorithms that allow utilizing the remaining functionality of partly defective switches. An example shows that, compared to taking such defective switches offline, a more graceful degradation of communication performance is achieved. Zusammenfassung Network-on-Chip-Topologien weisen redundante Kommunikationspfade zwischen Quellen und Senken auf. Dies erlaubt es, von Fehlern betroffene Teile zur Vermeidung von Paketverlusten zu deaktivieren und durch Wahl alternativer Routen zu umgehen. In diesem Artikel beschreiben wir formal und verallgemeinert die Anpassung von Routingverfahren zur weitestgehenden Nutzung noch bestehender Restfunktionalität von teildefekten Switches. Ein Beispiel zeigt, dass damit ein im Vergleich zur vollständigen Abschaltung fehlerbehafteter Switches nur graduelles Absinken der Kommunikationsleistung erzielt wird.

Modern many-core architectures provide a high computational potential, which makes them particularly interesting for applications from the fields of scientific high-performance computing and simulation technology. The execution paradigm of these architectures is best described as “Many-Threading”. Like all nano-scaled semiconductor devices, many-core processors are prone to transient errors (soft errors) and different kinds of variations that can have severe impact on the reliability of such systems. Therefore, fault-tolerance has to be incorporated at all levels, from the hardware up to the software. On the software side, Algorithm-based Fault Tolerance (ABFT) is a mature technique to improve the reliability. However, significant effort is required to adapt this technique to modern many-threading architectures. In this article, an efficient and fault-tolerant mapping of the matrix multiplication to a modern many-core architecture is presented. Fault-tolerance is thereby an integral part of the mapping and implemented through an ABFT scheme with marginal impact on the overall performance.

Continuously shrinking feature sizes lead to an increasing vulnerability of digital circuits. Manufacturing failures, transient faults, or induced bit-flips may tamper the functionality. Thus, analyzing the fault tolerance of a given implementation becomes an important step in the design process. In this work we present a formal method to compute fault tolerance with respect to single soft errors. Extensions are proposed to increase the accuracy, to improve the run time, and to cope with multiple faults.

The application of modern means of communication, like wireless LAN or Ethernet, enables novel concepts and structures for control engineering. Data can be transmitted between sensors, actuators, and controllers over long distances. Information can even be exchanged between moving objects which was impossible in conventional point to point wired realizations of control loops. However, besides these advantages the use of networks within a control loop also brings up new challenges due to nondeterministic effects like delays and dropouts of data packets. But for yet, there does not exist a theory for the modeling, analysis and design of such complex systems. The connection of several components of a control loop over a communication network represents a digitally networked dynamical system, which is subject of the Priority Programme 1305 “Control Theory of Digitally Networked Dynamical Systems”. The goal of this priority programme, which is founded by the German Research Foundation (DFG) over a period of six years, is to develop a comprehensive theory for this new class of systems. Here, three defined cross-sectional issues are worked out by 13 research groups and their solutions are experimentally proved in demonstration and benchmark processes. Within this priority programme several research groups from the disciplines of control engineering, mathematics and information technology cooperate. Zusammenfassung Der Einsatz moderner Kommunikationsmittel, wie z. B. WLAN oder Ethernet, ermöglicht bei der Regelung von Prozessen neuartige Konzepte und Strukturen. So lassen sich Daten zwischen Sensoren, Aktoren und Regler über große Entfernungen übertragen oder sogar Informationen zwischen sich bewegenden Objekten austauschen, was bei der herkömmlichen drahtgebundenen Realisierung von Regelkreisen unmöglich ist. Abgesehen von diesen Vorteilen, ergeben sich aus der Realisierung von Regelkreisen über ein Netzwerk auch neue Herausforderungen, da diese Netze durch ein nichtdeterministischen Verhalten im Sinne von Verzögerungen und Paketausfällen charakterisiert sind. Für die Modellierung, Analyse und den Steuerungsentwurf solcher Systeme existiert bislang jedoch keine ausgearbeitete Theorie. Die Zusammenschaltung der Regelkreiskomponenten über ein Netzwerk stellt ein digital vernetztes dynamisches System dar, welches Gegenstand der Untersuchungen im Schwerpunktprogramm 1305 “Regelungstheorie digital vernetzter dynamischer Systeme” ist. Ziel dieses, von der Deutschen Forschungsgemeinschaft über einen Zeitraum von sechs Jahren geförderten Schwerpunktprogramms ist die Entwicklung einer umfassenden Theorie für diese neue Klasse von Systemen. Dabei werden drei definierte Querschnittsprobleme von 13 Forschergruppen bearbeitet und deren Lösungen an Demonstrations- und Benchmarkprozessen experimentell erprobt. In dem Schwerpunktprogramm arbeiten Forschergruppen der Disziplinen Regelungstechnik, Mathematik und Informationstechnik eng zusammen.

Clinical guidelines and protocols (cgp) are used to improve the quality and efficiency of medical treatments. To do so, cgps gather all relevant knowledge regarding the treatment of a certain disease in a compact document. Doctors are then encouraged to base their treatment decisions on these documents. As thousands of patients are treated according to a guideline, the question arises, whether the guideline itself is correct. The approach presented in this paper employs software engineering methods, makes them available to the medical domain and allows for the first time to guarantee the correctness of cgps.