Fault Models and Test Algorithms for Nanoscale Technologies
-
Ilia Polian
Abstract
In the age of Nanoscale Integration (NSI), state-of-the-art integrated circuits with gate length under 100 nm consist of hundreds of millions of transistors. This implies new challenges for their reliability. Novel NSI defect mechanisms require special test methods to sort out faulty chips. We present modeling approaches and efficient test algorithms for fundamental NSI defect mechanisms enabling the handling of industrial multi-million-gate circuits.
Zusammenfassung
Im Zeitalter der Nanoscale Integration (NSI) ist die Massenfertigung von integrierten Schaltungen (ICs) mit einer Strukturgröße unter 100 nm und hunderten Millionen von Transistoren möglich. Dies geht mit neuen Herausforderungen im Bereich der Zuverlässigkeit einher. Neuartige NSI-Defektmechanismen erfordern spezielle Testmethoden, um fehlerhafte ICs zu identifizieren. Wir stellen Modellierungsansätze und effiziente Testverfahren für grundlegende NSI-Defektmechanismen vor, die eine Anwendung auf industrielle Schaltungen mit mehreren Millionen Gattern möglich machen.
© by Oldenbourg Wissenschaftsverlag, Passau, Germany
Articles in the same Issue
- Nano-electronic Systems
- Aging-aware Timing Analysis of Combinatorial Circuits on Gate Level
- Fault Models and Test Algorithms for Nanoscale Technologies
- FPGA Fault Tolerance in Particle Physics Experiments
- Degradability Enabled Routing for Network-on-Chip Switches
- Algorithmen-basierte Fehlertoleranz für Many-Core-Architekturen
- Automatische formale Verifikation der Fehlertoleranz von Schaltkreisen
- DFG Priority Programme 1305: Control Theory of Digitally Networked Dynamical Systems
- Modellierung und Verifikation medizinischer Leitlinien
- Understanding Information
Articles in the same Issue
- Nano-electronic Systems
- Aging-aware Timing Analysis of Combinatorial Circuits on Gate Level
- Fault Models and Test Algorithms for Nanoscale Technologies
- FPGA Fault Tolerance in Particle Physics Experiments
- Degradability Enabled Routing for Network-on-Chip Switches
- Algorithmen-basierte Fehlertoleranz für Many-Core-Architekturen
- Automatische formale Verifikation der Fehlertoleranz von Schaltkreisen
- DFG Priority Programme 1305: Control Theory of Digitally Networked Dynamical Systems
- Modellierung und Verifikation medizinischer Leitlinien
- Understanding Information
