Volume 49, Issue 3

We introduce a hardware platform called Erlangen Slot Machine (ESM) that has been built in Erlangen within the project ReCoNodes for enabling interdisciplinary research on reconfigurable computing. For this dynamically reconfigurable computer, the cooperation partner in Braunschweig provides algorithmic solutions, in particular for the optimization of module placements and inter-module communication. Eine Hardware-Plattform mit Namen Erlangen Slot Machine (ESM) wird beschrieben, die im Projekt ReCoNodes in Erlangen entstanden ist. Sie soll dazu dienen, methodische Ansätze und Anwendungen anderer Projekte zu testen und interdisziplinär zugänglich zu machen. Der Kooperationspartner in Braunschweig liefert algorithmische Lösungen für diesen dynamisch rekonfigurierbaren Rechner, insbesondere zur Optimierung der Modulplatzierung und der Kommunikation zwischen Modulen.

Reconfigurable devices in large complex systems allow the reduction of the amount of required resources. They serve as run-time re-usable devices for performance critical data-oriented processes. However, the use of reconfigurable devices within large systems greatly increases the design complexity. The designer´s task gets even harder when the goal is a resource efficient solution. Constructing a good design requires the consideration of many design alternatives. With today´s complex systems and the resulting degrees of freedom the designer should be assisted by sophisticated design space exploration tools. However, all known system-level design space exploration tools do not exploit the potentials dynamic hardware reconfiguration exposes. Moreover, the implementation of selected solutions poses an additional challenge and also requires a cycle-level simulation. This paper presents a novel design methodology which is able to overcome these drawbacks by integrating state-of-the-art temporal partitioning approaches for dynamic hardware reconfiguration into system-level design space exploration. Dynamisch rekonfigurierbare Chips erlauben es, bei großen Systemen Ressourcen einzusparen. Sie dienen als dynamisch programmierbare Einheiten für laufzeitkritische Anwendungen. Leider erhöht der Einsatz dieser Chips die Entwurfskomplexität drastisch. Die Aufgabe wird noch schwieriger, wenn eine ressourceneffiziente Lösung gefordert ist. Um dabei eine gute Lösung zu finden, müssen viele Entwurfsalternativen untersucht werden, wobei bei der heutigen Komplexität der Systeme und der Anzahl an Freiheitsgraden der Entwickler durch Werkzeuge unterstützt werden sollte. Leider gibt es bis heute keine Explorationswerkzeuge auf Systemebene, die auch das Potential der Laufzeitrekonfigurierung ausnutzen. Der vorliegende Beitrag stellt eine neue Entwurfsmethode vor, um die genannten Aufgaben zu lösen. Dazu werden aktuelle Explorations-, Partitionierungs- und Simulationsverfahren herangezogen. Das mittels mehrerer Iterationsverfahren gewonnene Explorationsergebnis unterstützt dann den Entwickler bei der letztendlichen Implementierung.

The CRC project focuses on the utilization of fast reconfiguration to optimize area, performance, and power. The results are quantified by a synthesizable architecture model and by a commercial architecture. In order to assure good applicability of the research, a C-compiler is co-developed with the architecture. This article provides an overview of the optimization techniques and a summary of current evaluation results. Das CRC-Projekt beschäftigt sich mit der Nutzbarmachung schneller Rekonfiguration, um Flächenbedarf, Ausführungsgeschwindigkeit und Verlustleistung zu optimieren. Die Ergebnisse werden anhand eines synthetisierbaren Architekturmodells und einer kommerziellen Architektur beurteilt. Um die entwickelten Konzepte auch praktisch einsetzen zu können, wird ein C-Compiler gemeinsam mit der Architektur entwickelt. Dieser Beitrag liefert einen Überblick über die Optimierungstechniken und eine Zusammenfassung aktueller Bewertungsergebnisse.

A new dynamic reconfigurable hardware architecture, the HoneyComb, will be introduced that has been developed within the project AMURHA. New integrated features enhance the flexibility and usability of future array-based systems by exploring the new approach. Eine neue dynamisch adaptive Hardwarearchitektur, die HoneyComb-Architektur, wird eingeführt, die im Projekt AMURHA entstanden ist. Sie bietet eine Reihe neuer Ansätze im Bereich der rekonfigurierbaren array-basierten Systeme und soll die Flexibilität derartiger Ansätze explorieren.

In this paper we will demonstrate that dynamically reconfigurable computing is the key technology to enable small and energy-efficient hardware platforms for wireless communication systems, which provide the flexibility needed for keeping up with evolving standards and protocols. Two application-specific dynamically reconfigurable systems for WLANs and wireless sensor networks will be presented. The first architecture clearly shows that highly dynamic reconfiguration approaches can provide flexible and high-performance hardware platforms that are smaller than standard ASIC solutions. The second architecture serves as a case study for the design of energy-efficient dynamically reconfigurable computing systems. In diesem Beitrag wird gezeigt, dass dynamisch rekonfigurierbares Rechnen eine Schlüsseltechnologie zur Realisierung von flächen- und energieeffizienten Hardwareplattformen für Mobilfunksysteme ist, welche zudem hohe Flexibilität bereitstellen und dadurch leichter mit Weiterentwicklungen von Standards und Protokollen Schritt halten können. Zwei anwendungsspezifische dynamisch rekonfigurierbare Systeme für WLANs und drahtlose Sensornetzwerke werden beschrieben. Das erste Anwendungsbeispiel zeigt deutlich, dass der Ansatz der dynamischen Rekonfiguration flexible Hardwareplattformen mit hoher Performance ermöglichen kann, deren Flächenverbrauch niedriger als der einer vergleichbaren ASIC-Lösung ist. Das zweite Anwendungsbeispiel befasst sich mit dem Entwurf energieeffizienter dynamisch rekonfigurierbarer Systeme.

In this article the Autovision architecture is presented, a new Multi Processor System-on-Chip (MPSoC) architecture for future video-based driver assistance systems, using run-time reconfigurable hardware accelerator engines for video processing. According to various driving conditions (highway, city, sunlight, rain, tunnel entrance) different algorithms have to be used for video processing. These different algorithms require different hardware accelerator engines, which are loaded into the Autovision chip at run-time of the system, triggered by changing driving conditions. It was investigated how to use dynamic partial reconfiguration to load and operate the correct hardware accelerator engines in time, while removing unused engines in order to save precious chip area. In diesem Artikel wird die Autovisionarchitektur vorgestellt, eine neue Multi-Prozessor System-on-Chip (MPCoC) Architektur für zukünftige video-basierte Fahrerassistenzsysteme, die Hardwarebeschleuniger für die Videoverarbeitung verwendet, die zur Laufzeit austauschbar sind. Gemäß dem sich verändernden Fahrumfeld (Autobahn, Innenstadt, Sonnenlicht, Regen, Tunneleinfahrt) müssen unterschiedliche Algorithmen für die Videoverarbeitung verwendet werden. Diese unterschiedlichen Algorithmen bedürfen verschiedener Hardwarebeschleuniger-Engines, die zur Laufzeit des Systems abhängig von den sich verändernden Fahrzuständen in den Autovisionchip geladen werden. Es wurde untersucht, wie man die dynamisch partielle Rekonfiguration dazu verwenden kann, die richtigen Hardwarebeschleuniger-Engines rechtzeitig zu laden und anzusteuern, während unbenutzte Engines vom FPGA entfernt werden, um wertvolle Chipfläche einzusparen.

In this paper we describe our own AES implementation, which supports encryption as well as decryption. Our major design goal was to reduce the area while still being capable to support high speed wireless networks such as IEEE 802.11a. Our AES solution provides a throughput of 54 MBit/s at 33 MHz and requires an area of 0.33 mm 2 in a 0.25 μm technology. This version may be run at up to 66 MHz which gives a throughput of 108 MBit/s. During the design we took into account global as well as local optimisations, i. e., optimisations which could be done inside an individual operation without affecting the rest of the design. Dieser Artikel diskutiert eine AES Realisierung in Hardware, die sowohl zur Ver- als auch zur Entschlüsselung verwendet werden kann. Die hier vorgestellte Lösung erreicht folgende Optimierungskriterien: Minimierung der Fläche unter Wahrung eines für breitbandige drahtlose Netzwerke notwendigen Durchsatzes. Die hier vorgestellte Lösung erlaubt einen Durchsatz von 54 MBit/s bei 33 MHz und hat eine Fläche von nur 0,33 mm 2 in einer 0,25 μm Technologie. Diese Version kann mit bis zu 66 MHz getaktet werden und bietet dann einen Durchsatz von 108 MBit/s. Bei der Realisierung wurden sowohl globale als auch lokale, d. h. operationsspezifische Optimierungen berücksichtigt.

The objective of the Collaborative Research Center “Design and manufacturing of active micro systems“ is the development of new technologies for the design and the production of electromagnetic micro drives. These technologies concern new design approaches, novel processes for fabrication and assembly, and new concepts for guides and measuring methods. The feasibility of the developed technologies is demonstrated by the use of prototype micro motors. Das Ziel des Sonderforschungsbereiches 516 „Konstruktion und Fertigung aktiver Mikrosysteme” ist die Entwicklung neuer Technologien für die Konstruktion und die Produktion elektromagnetischer Mikroantriebe. Diese Technologien betreffen neue Ansätze für den Entwurf, neue Prozesse für die Herstellung und die Montage und neue Konzepte für Führungen und Messverfahren. Die Umsetzbarkeit der entwickelten Technologien wird anhand von Demonstrator-Mikroantrieben nachgewiesen.

Die oft mangelnde Motivation der Beteiligten zum Wissensaustausch gilt als eines der größten Probleme bei der Einführung von Wissensmanagementlösungen. Die Dissertation stellt zum einen eine Theorie der Wissensteilung vor, zum anderen wird ein Modell für elektronische Wissensmärkte entwickelt. Die Theorie der Wissensteilung zeigt mögliche Ursachen für opportunistisches Verhalten in einem Wissensmanagementsystem auf und liefert testbare Hypothesen für die Wirkung von Anreizsystemen und kulturellen Faktoren. Die Theorie wurde empirisch anhand des tatsächlichen Wissensteilungsverhaltens in einem multinationalen Unternehmen getestet. Das Modell für elektronische Wissensmärkte stellt die einzelnen Elemente eines Wissensmarktes aufeinander aufbauend in einem Rahmenwerk dar. Verschiedene Marktmechanismen wurden experimentell unter Laborbedingungen auf ihre Wirkung für den Wisssenstransfer getestet. Es wurde eine Webservice-basierte IT-Architektur für Wissensmärkte entwickelt und die Durchführbarkeit prototypisch demonstriert. The lack of motivation of the participants to share their knowledge has become one of the most challenging problems when implementing knowledge management systems. The thesis introduces a theory of knowledge sharing, and presents a framework for electronic knowledge markets. We present an economic model for knowledge sharing, which offers possible reasons for opportunistic behavior in a knowledge management system. The theory provides testable propositions about the influence of different factors on knowledge sharing, such as incentives and culture. We have used actual transaction data from a global knowledge management system to empirically test our hypotheses about incentives and culture. Then, we have developed a framework for knowledge trading. It addresses the different subproblems in a knowledge market and suggests solutions for each of them. Moreover we have designed and implemented an experimental environment to observe knowledge trading behavior. The conducted experiments have been used to test our hypotheses about the performance of the market mechanisms and the free riding behavior. Finally, we developed an IT architecture for knowledge markets based on Web Services, and demonstrated its feasibility with a prototype.