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PSP: Parallel sub-pipelined architecture for high throughput AES on FPGA and ASIC

  • K. Rahimunnisa EMAIL logo , P. Karthigaikumar , N. Christy , S. Kumar und J. Jayakumar
Veröffentlicht/Copyright: 28. Dezember 2013
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Open Computer Science
Aus der Zeitschrift Open Computer Science Band 3 Heft 4

Published Online: 2013-12-28
Published in Print: 2013-12-1

© 2013 Versita Warsaw

Artikel in diesem Heft

  1. An all-pairs shortest path algorithm for bipartite graphs
  2. Denoising of digital images through PSO based pixel classification
  3. PSP: Parallel sub-pipelined architecture for high throughput AES on FPGA and ASIC
https://doi.org/10.2478/s13537-013-0112-2
Schlagwörter für diesen Artikel
cryptography; AES; FPGA; ASIC; parallel sub-pipelined; throughput
Creative Commons
BY-NC-ND 3.0

Artikel in diesem Heft

  1. An all-pairs shortest path algorithm for bipartite graphs
  2. Denoising of digital images through PSO based pixel classification
  3. PSP: Parallel sub-pipelined architecture for high throughput AES on FPGA and ASIC
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