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8 Logiksynthese mit Verilog

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Verilog
This chapter is in the book Verilog

Chapters in this book

  1. Front Matter I
  2. Inhalt v
  3. 1 Einleitung 1
  4. 2 Electronic-Design mit Verilog HDL 5
  5. Vorwort des Herausgebers xi
  6. 3 Die Sprache Verilog 23
  7. 4 Modelle für Grundkomponenten 61
  8. Back Matter 235
  9. 5 Struktur, Hierarchie, Laufzeiten 95
  10. 6 Verhaltensbeschreibung 111
  11. 7 Modellbildung: Logik, Speicher, Zustandsautomaten 153
  12. 8 Logiksynthese mit Verilog 177
  13. 9 Verifikation mit Verilog 205
  14. 10 Schlussbemerkungen 235
  15. 11 Bibliografie 237
  16. 12 Glossar 239
  17. Anhang A: Modelle aus Kapitel 9 243
  18. Anhang B: Schlüsselworte 265
  19. Anhang C: Verilog Quick Reference 267
  20. Anhang D: Verilog Primitive 281
  21. Anhang E: Die XILINX-Version des ModelSim-Simulators 283
  22. Index 285
https://doi.org/10.1524/9783486595079.177

Chapters in this book

  1. Front Matter I
  2. Inhalt v
  3. 1 Einleitung 1
  4. 2 Electronic-Design mit Verilog HDL 5
  5. Vorwort des Herausgebers xi
  6. 3 Die Sprache Verilog 23
  7. 4 Modelle für Grundkomponenten 61
  8. Back Matter 235
  9. 5 Struktur, Hierarchie, Laufzeiten 95
  10. 6 Verhaltensbeschreibung 111
  11. 7 Modellbildung: Logik, Speicher, Zustandsautomaten 153
  12. 8 Logiksynthese mit Verilog 177
  13. 9 Verifikation mit Verilog 205
  14. 10 Schlussbemerkungen 235
  15. 11 Bibliografie 237
  16. 12 Glossar 239
  17. Anhang A: Modelle aus Kapitel 9 243
  18. Anhang B: Schlüsselworte 265
  19. Anhang C: Verilog Quick Reference 267
  20. Anhang D: Verilog Primitive 281
  21. Anhang E: Die XILINX-Version des ModelSim-Simulators 283
  22. Index 285
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